Capítulo 3: Circuitos Lógicos Combinatorios

Generadores de Paridad

La transmisión binaria por diversos medios de comunicación está sujeta a errores por fallas en los sistemas digitales o la presencia de ruido eléctrico. Cualquier condición interna o externa al sistema puede alterar el valor de los ceros a unos o viceversa. Cuando se altera un solo bit, decimos que el bit distorsionado contiene un error individual. De la misma forma, dos o más bits distorsionados, involucran un error múltiple, pero estos errores tienen menor probabilidad de ocurrencia a los errores individuales. Un código que permite detectar errores es el código de paridad. El principio es añadir un bit de paridad para hacer que el número total de bits (incluida la palabra) sea par o impar. Un bit de paridad par, incluido con el mensaje (palabra), convierte el número total de unos en par (paridad par) y el bit de paridad impar hace el total de unos impar (paridad impar). El generador de paridad es un sistema combinacional que permite generar el bit de paridad de una palabra de código. La información se transmite y el comprobador de paridad recepciona la información con el fin de validarla.

Ejemplo

Construir un generador de paridad par y el respectivo comprobador de paridad para tres bits .

En la tabla 3.7.1. los bits de entrada A, B, C constituyen el mensaje y el bit de paridad P la salida. En la tabla, se escoge P de tal forma que la suma todos los unos es par.

Mensaje de tres Bits Bit de paridad Par generado
A B C P
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1

Tabla 3.7.1. Tabla de verdad de un generador de paridad.

La figura 3.7.1. muestra la función en un mapa de karnaugh de tres variables.

Figura 3.7.1. Mapa de Karnaugh del generador de paridad

La paridad esta directamente relacionada con la operación OR-Exclusiva. En una expresión OR-Exclusiva de n variables, 2n/2 términos mínimos tienen un número par de unos. La otra mitad tiene un número impar de unos. Observando el mapa se puede deducir que la mitad de los términos mínimos tiene un número par de unos. La función puede expresarse en términos de una operación OR–Exclusiva con las tres variables de la siguiente forma:

P = S (m1, m2, m4, m7)

Asumiendo

P = S (m1, m2, m4, m7) = (A Å B) Å C

= (A·B’ + A’·B) Å C

= (A·B’ + A’·B)·C’+ (A·B’ + A’·B)’·C

= A·B’·C’ + A’·B·C’ + [(A·B’)’·(A’·B)’]·C

= A·B’·C’ + A’·B·C’ + [(A’+B)·(A+B’)]·C

= A·B’·C’ + A’·B·C’ + (A’·A+A’·B’+B·A+B·B’)·C

= A·B’·C’ + A’·B·C’+A’·B’·C+A·B·C

Llegamos a la igualdad,

P = S (m1, m2, m4, m7) = A’·B’·C + A’·B·C’+ A·B’·C’ + A·B·C

Entonces,

P = A Å B Å C

El circuito realiza la función OR-Exclusiva de un numero n de variables, constituyendo a la salida un uno lógico si el número de unos aplicados a sus entradas es impar y un cero si el número es par.

El diagrama lógico del generador de paridad se muestra en la figura 3.7.2. El circuito está conformado por dos compuertas OR - Exclusiva de dos entradas.

Figura 3.7.2.Circuito Lógico para el Generador de Paridad Par de tres bits.

El bit de paridad y el mensaje de tres bits, se transmiten a su destino donde se aplican a un circuito de observación de paridad. La salida C del comprobador de paridad debe ser 1 para indicar el error de transmisión. El error se presenta cuando el número de unos en sus entradas es impar. La tabla de verdad 3.7.2 muestra las entradas y las salidas del circuito.

Bits de entrada Comprobación del Error
A B C P C
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0

Tabla 3.7.2. Mapa de Karnaugh del comprobador de paridad.

La figura 3.7.3 muestra la función en un mapa de karnaugh de tres variables.

Figura 3.7.3. Mapa de Karnaugh del comprobador de paridad.

En el mapa de karnaugh se pueden observar los unos en los mintérminos que tienen un número impar de unos. La función puede expresarse en términos de la operación OR-Exclusiva. La demostración es la siguiente:

CP

= A Å B Å C Å D

= A Å B Å C Å D

= (A Å B) Å (C Å D)

= (A·B’ + A’·B) Å (C·D’ +C’·D)

= (A·B’ + A’·B)·(C·D+C’·D’) + (A·B+ A’·B’)·(C·D’+C’·D)

Entonces,

CP = S (m1, m2, m4, m7, m8, m11, m13, m14).

El circuito lógico se muestra en la figura 3.7.4.

Figura 3.7.4. Circuito Lógico para el comprobador de paridad par de tres bits



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